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[求助] 如何解决clock gating带来的clock的偏差，如何加约束

发表于 2014-1-21 21:36:06 | 显示全部楼层 |阅读模式

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请问，前端的代码里手动加入了clock gating，并没有应用库里的gating cell，综合出来是latch加与门那种，现在担心经过gating的clk和没有经过的gating的clk之间由于延迟等会出现偏差，请问在综合时用加入相应的约束来减小这种偏差么？听说现在PR的工具在做树时可以自动认出这种clock gating的结构，然后对上述问题自动进行优化，是这样么？？
求解求解，谢谢谢谢！！！！

Clock, gating, 约束, 综合

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