给时钟IO加PAD的问题

lilyzhong · 发表于 2014-1-20 09:59:20

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

大家好我DC综合前，在RTL中给IO PORT加PAD
综合后，做floorplan的时候，读入网表，保存设计的时候就出现错误
QQ截图20140120094452.png

时钟PAD有电源和地。我例化的时候没有考虑，默认把VDD GND都初始化为0了
网表中没有电源端口，我在fp中才创建
PAD的mw库文件描述如下
QQ截图20140120094605.png

请问这个问题要怎么解决呢

jacobshen · 发表于 2014-1-20 10:11:21

VDD怎么能初始化为0能，应该为1吧？

lilyzhong · 发表于 2014-1-20 11:39:29

回复 2# jacobshen

看他综合后的网表里面是0只有时钟PAD有电源脚
这个问题是电源引脚的pin type，不知道可不可以不管

后面执行derive_pg_connection的时候也会出warning
我的IO PAD的电源地引脚有 VDD/GND VDDH/VSSH
标准单元为VDD/GND
时钟电源地为AVDDH/AGNDH AVDDL/AGNDL

运行的脚本为
QQ截图20140120113852.png

VDDH VDDL这里显示的总是
connect 0 power and 0 ground ports

电源地这里总感觉好模糊啊

lilyzhong · 发表于 2014-1-20 13:45:08

create_cell 创建的VDD GND还有corner cell的电源
总是提示 Not binding the unconnected PG pin ...
有关绑定这里应该怎么做，guide包括lab还有网上怎么都找不到呢

[求助] 给时钟IO加PAD的问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2