formailty 对比verilog网表和VHDL RTL code出错

mingxing00

现在在做verilog网表和VHDL RTL code 的formality check. 参考的是网表文件，实现的是VHDL code.
1. 读入VHDL code时会报出错误：verification results may disagree with a logic simulator.
    --我设置了 hdlin_warn_on_mismatch_message 中一些选项，把error当warning处理了，不知道这个对结果有多大的影响。

2. 怎么保证implementation和reference code 映射的硬件单元用相同的cell,例如DFF，port 相同。现在读两个design时用的相同的db文件

3. 做formailty 结束有很多unverified 的port，为什么会出现unverified port, 本人用的是最基本的formality flow

有哪位比较熟悉或者有点想法的，给些指点，谢谢！

Desingman

I understand