pt 分析

chipcellw · 发表于 2013-12-25 22:55:44

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本帖最后由 chipcellw 于 2013-12-25 22:57 编辑

请各位大侠帮我分析一下：pt 分析时发现clock network delay（propagated）这项为0 ，报的路径是reg2out，请问这种情况怎么处理？

angangang3484 · 发表于 2013-12-26 11:02:19

这个clock network delay就是0。在你block里面不需要处理。
可以提取ILM，跑fullchip的timing,看这些path是否有violation。

zxg1113 · 发表于 2013-12-26 15:16:19

学习了。。

995331220 · 发表于 2013-12-27 10:53:42

reg到output都没有network delay。

看下你的RTL里面那个port上是否有那个ckock，

如果没有的话，可以在那个port上设个virtual clock，或者把output port上的那个output delay 设成负值！

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