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[求助] 问一个带隙基准的运放问题（尾电流源不饱和怎么办）

发表于 2013-12-24 21:37:09 | 显示全部楼层 |阅读模式

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如图是何乐年的书中的一个简单带隙基准，有一疑问，运放输入端被钳定后，电压大概在700mv左右，就是一个三极管的Vbe那么大，在0.35um工艺下，一个MOS管的阈值电压就是650-660mv,这样留给尾电流源的M2漏极只有40--50mv ，结果就是这个电压值小于60——70mv的Vdsat,使尾电流源处于线性区。还有一种可能是尾电流源饱和而输入管在亚阈值区。

请问我的分析是否哪里有问题? 如果没有那这个电路怎么才能调通呢? 使用一个线性区的尾电流源 ,对运放乃至整个带隙基准有什么影响？？

带隙基准, 电流源, 运放

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发表于 2013-12-24 22:20:42 | 显示全部楼层

是有这个问题，但是影响不是很大，M1M0的开启电压可以设置在大约600mV左右，M1的W/L略大，M2的Vds有100mV也可以了

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发表于 2013-12-24 22:21:55 | 显示全部楼层

本帖最后由 semico_ljj 于 2013-12-24 22:47 编辑

当然这个OPA 的增益不会太大，也只是够用，效果不会很好。

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发表于 2013-12-24 22:33:06 | 显示全部楼层

你可以仿一下ss

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发表于 2013-12-25 09:16:31 | 显示全部楼层

回复 1# huhudebin

把M0，M1，M2，M9的W/L搞大或者把M2换成电阻
最好的解决方法是把运放输入换成P管

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发表于 2013-12-25 09:56:53 | 显示全部楼层

input pair最好换成pmos，别忘了把start up电路加上。

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发表于 2013-12-25 09:57:47 | 显示全部楼层

带隙里的运放一般是p管输入。

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发表于 2013-12-25 11:15:58 | 显示全部楼层

为什么纠结用PMOS？如果考虑匹配和增益，噪声等因素，NMOS具有一定的优势。此结构采用NMOS管，为了保证输入电压摆幅，通常选用低阈值或者本征NMOS即可。小于一个VBE。这样对工艺是有一定要求的。切莫使用耗尽管。

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发表于 2013-12-25 12:43:13 | 显示全部楼层

回复 8# xiaowanzi88

用pmos省钱~~

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发表于 2013-12-27 10:17:39 | 显示全部楼层

为了你的良率好，请改用P input

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