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查看: 6105|回复: 7

[解决] 用formality进行验证时,如何避免floating pin的存在而导致形式验证通不过

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发表于 2013-12-20 14:37:33 | 显示全部楼层 |阅读模式

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本帖最后由 智乐 于 2013-12-24 10:15 编辑

在verification时,

----------------------------------------------------------------------------------------
Matched Compare Points     BBPin    Loop   BBNet     Cut    Port     DFF     LAT   TOTAL
----------------------------------------------------------------------------------------
Passing (equivalent)           0       0       0       0     311    6821       0    7132
Failing (not equivalent)       0       0       0       0       4       2       0       6
****************************************************************************************
Info:  Formality Guide Files (SVF) can improve verification success by automating setup.
0
会有4个port,查看4个port是design里面的悬空pin,并且对比的reference design 和implementation design里面都有这四个ports,在formality里面有什么语句可以设置能够控制避免这种verification fail的现象?
 楼主| 发表于 2013-12-20 17:40:36 | 显示全部楼层
顶一下,求解!
发表于 2013-12-21 13:48:06 | 显示全部楼层
try
set verification_set_undriven_signals                   0
 楼主| 发表于 2013-12-24 10:15:58 | 显示全部楼层
回复 3# forestimber


    可以了,多谢多谢!
发表于 2015-8-8 10:50:28 | 显示全部楼层
see see
发表于 2015-12-29 10:10:02 | 显示全部楼层
继续学习
发表于 2016-3-15 04:16:31 | 显示全部楼层
谢谢
发表于 2024-7-23 09:41:21 | 显示全部楼层
set__undriven_signal 0 -golden,但是有一个浮空pin不想要tie0怎么处理?有遇到的友友吗?
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