用formality进行验证时，如何避免floating pin的存在而导致形式验证通不过

智乐 · 发表于 2013-12-20 14:37:33

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本帖最后由智乐于 2013-12-24 10:15 编辑

在verification时，

----------------------------------------------------------------------------------------
Matched Compare Points    BBPin Loop BBNet    Cut Port    DFF    LAT TOTAL
----------------------------------------------------------------------------------------
Passing (equivalent)          0    0    0    0    311 6821    0 7132
Failing (not equivalent)    0    0    0    0    4    2    0    6
****************************************************************************************
Info:  Formality Guide Files (SVF) can improve verification success by automating setup.
0
会有4个port，查看4个port是design里面的悬空pin，并且对比的reference design 和implementation design里面都有这四个ports，在formality里面有什么语句可以设置能够控制避免这种verification fail的现象？

智乐 · 发表于 2013-12-20 17:40:36

顶一下，求解！

forestimber · 发表于 2013-12-21 13:48:06

try
set verification_set_undriven_signals 0

智乐 · 发表于 2013-12-24 10:15:58

回复 3# forestimber

可以了，多谢多谢！

999 · 发表于 2015-8-8 10:50:28

see see

dboyman · 发表于 2015-12-29 10:10:02

继续学习

Riker · 发表于 2016-3-15 04:16:31

谢谢

[解决] 用formality进行验证时，如何避免floating pin的存在而导致形式验证通不过

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