为什么同样一条路径，iCC与PT结果不同？

yl5495 · 发表于 2013-12-12 17:50:24

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ICC: Startpoint: u_bt_ctrl_logic/u_bit_ctrl/rp_enable_d1_reg
            (rising edge-triggered flip-flop clocked by i_ps_clk)
  Endpoint: u_bt_ctrl_logic/u_bit_ctrl/rp_enable_d2_reg
         (rising edge-triggered flip-flop clocked by i_ps_clk)
  Scenario: func_wcl_c
  Path Group: i_ps_clk
  Path Type: min

  Point                                                 Incr    Path    Voltage
  ------------------------------------------------------------------------------------
  clock i_ps_clk (rise edge)                            0.00    0.00
  clock network delay (ideal)                         0.00    0.00
  u_bt_ctrl_logic/u_bit_ctrl/rp_enable_d1_reg/CK (DFFRPQ_X0P5M_A9TR40)
                                                      0.00    0.00 r 0.99
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d1_reg/Q (DFFRPQ_X0P5M_A9TR40)
                                                      0.13    0.13 f 0.99
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d2_reg/D (DFFRPQ_X0P5M_A9TR40)
                                                      0.00 &    0.13 f 0.99
  data arrival time                                                 0.13

  clock i_ps_clk (rise edge)                            0.00    0.00
  clock network delay (ideal)                            0.00    0.00
  clock uncertainty                                     0.05    0.05
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d2_reg/CK (DFFRPQ_X0P5M_A9TR40)
                                                      0.00    0.05 r
  library hold time                                     0.11    0.16
  data required time                                              0.16
  ------------------------------------------------------------------------------------
  data required time                                              0.16
  data arrival time                                              -0.13
  ------------------------------------------------------------------------------------
  slack (VIOLATED)                                                 -0.04

PT:

Startpoint: u_bt_ctrl_logic/u_bit_ctrl/rp_enable_d1_reg
            (rising edge-triggered flip-flop clocked by i_ps_clk)
  Endpoint: u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d2_reg
            (rising edge-triggered flip-flop clocked by i_ps_clk)
  Path Group: i_ps_clk
  Path Type: min
  Scenario: func_wcl_c

  Point                                                 Incr    Path
  ------------------------------------------------------------------------------
  clock i_ps_clk (rise edge)                            0.00    0.00
  clock network delay (propagated)                      0.19    0.19
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d1_reg/CK (DFFRPQ_X0P5M_A9TR40)
                                                      0.00    0.19 r
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d1_reg/Q (DFFRPQ_X0P5M_A9TR40)
                                                      0.10 &    0.28 f
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d2_reg/D (DFFRPQ_X0P5M_A9TR40)
                                                      0.00 &    0.28 f
  data arrival time                                                 0.28

  clock i_ps_clk (rise edge)                            0.00    0.00
  clock network delay (propagated)                      0.20    0.20
  clock uncertainty                                     0.05    0.25
  u_bit_ctrl_logic/u_bit_ctrl/rp_enable_d2_reg/CK (DFFRPQ_X0P5M_A9TR40)
                                                                  0.25 r
  library hold time                                     0.00    0.25
  data required time                                              0.25
  ------------------------------------------------------------------------------
  data required time                                              0.25
  data arrival time                                              -0.28
  ------------------------------------------------------------------------------
  slack (MET)                                                       0.03

不理解的是为什么icc的clk 是ideal的，我是ICC布局布线后report_timng的。

yl5495 · 发表于 2013-12-13 07:38:35

这个问题看来得版主出面帮忙解答了

ve175 · 发表于 2013-12-13 09:40:46

本帖最后由 ve175 于 2013-12-13 09:57 编辑

ideal vs propagated ??
check "set_ideal_network" & "set_propagated_clock" in the sdc file~

小干爹z2z · 发表于 2013-12-13 10:24:55

你在ICC report_timing 之前请设置 set_propagated_clock [all_clocks]

yl5495 · 发表于 2013-12-13 11:08:02

首先感谢楼上二位的回复。当前进展如下：

1.与set_propagated_clock关系不大，因为icc 中cts后，built clock are propagateed automaticaly

2.我做了实验，原因是report_timing，我增加了-scenario [all_scenarios]选项，因为该项目工艺是40nm ，需要考虑mcmm。如果去掉该选项，则无ideal clk

3.-scenario [all_scenarios] 选项是要加上的，原因我在进一步去学习。

zylxzxcyz · 发表于 2013-12-13 20:04:14

我记得有个帖子好像说过，因为算法不一样~~

yahemao123 · 发表于 2013-12-15 23:20:23

那个，如果一样pt就不用卖了，不过可以人为的根据实际情况调整icc的rc抽出，让结果更好的保持一致

xht84 · 发表于 2013-12-16 10:00:15

回复 5# yl5495

执行MCMM，某个scenario中的clock为ideal。需要在所有的scenario中执行一遍set_propagated_clock [all_clocks]

唐三彩骆驼 · 发表于 2019-7-25 16:16:37

学习了

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