请教大侠，关于一个简单的Verilog程序

quxunzheng

module f100m_f1m(reset,f100m,f1m)
  input reset,f100m;
  output f1m;
  reg f100m;
  reg [7:0]j;
   always@(posedge f100m)
     if(!reset)
        begin
          f100m<=0;
          j<=0;
      end
     else
      begin
        if(j=100)    //对计数器进行判断，以确定F1m信号是否反转
            begin
             j<=0;
             f1m<=~f1m;
            end
         else
            j<=j+1;
        end
     endmodule
这是我做的一个简单的分频器程序，用于将100HZ的clk变为1M，但是在quartusII中，提示Error (10170): Verilog HDL syntax error at all_project.v(3) near text "input";  expecting ";" 不知道为什么。。。。。。。。。。请教大侠～～～

cqm239

always@(posedge f100m)
     if(!reset)
        begin
          f100m<=0;
          j<=0;
      end
是不是这里错了啊.F100M,应该是F1M 吧!

smileasmile2007

第四行也写错了。

[ 本帖最后由 smileasmile2007 于 2007-3-6 19:09 编辑 ]

smileasmile2007

一不小心看出4个错。

quxunzheng

module f100m_f1m(reset,f100m,f1m)
  input  reset;
  input  f100m;
  output f1m;
  reg f1m;
  reg [7:0]j;
    always@(posedge f100m)
     if(!reset)
        begin
          f1m<=0;
          j<=0;
         end
     else
      begin
        if(j=100)    //对计数器进行判断，以确定F1m信号是否反转
            begin
             j<=0;
             f1m<=~f1m;
            end
         else
            j<=j+1;
        end
     endmodule
Error (10170): Verilog HDL syntax error at all_project.v(3) near text "input";  expecting ";"  
刚才两个地方打错了。。。谢谢楼上两位，但是还是不对啊。。。。。。。。。。。。。

quxunzheng

原帖由 smileasmile2007 于 2007-3-6 20:25 发表
一不小心看出4个错。

大侠，帮帮忙～～～～～～～～谢谢谢谢

quxunzheng

if(j=99)    //对计数器进行判断，以确定F1m信号是否反转
自己又找到一个 ^_^

vcforever

第一行少了一个分号

sheep07

hehe
按照出错提示慢慢找吧
找错也是一种能力

smileasmile2007

原帖由 quxunzheng 于 2007-3-6 20:39 发表

大侠，帮帮忙～～～～～～～～谢谢谢谢

不敢当，我是个初学者，给你发了消息了。呵呵。