请教大侠，关于一个简单的Verilog程序

quxunzheng

谢谢大家，学到了不少，哈哈～～～看来我真是眼高手低啊。。。

wuwenjun_1985

Error (10170): Verilog HDL syntax error at all_project.v(3) near text "input";  expecting..........
说明input附近出错了，那就应该是第一行少了＂；＂

if(j=100)应该为if(j=＝100)因为这里是判断语句，不是比较语句．

f100m<=0;应该为 f1m<=0;按照verilogHDL语法来说 f100m是被声明为nput端口,那只能是wire型；另一方面 f100m在always块内被复值
必须为reg型．所以在语法上矛盾的．

answerdou

问题比较多，
1。第一行缺分号；
2。f100m是输入但是却在程序里赋值了；reset后应该是 f1m<=0;
3。reg f100m;应该为reg f1m。

原帖由 quxunzheng 于 2007-3-6 16:58 发表
module f100m_f1m(reset,f100m,f1m)
&#160;&#160;input reset,f100m;
&#160;&#160;output f1m;
&#160;&#160;reg f100m;
&#160;&#160;reg j;
&#160; &#160;always@(posedge f100m)
&#160; &#160;&#160;&#160;if(!reset)
&#160; &#160;&#160; &#160;&#160;&#160;begin
&#160; &#160;&#160; &#160;&#160; &#160; f100m<=0;
&#160; &#160;&#160; &#160;&#160; &#160; j<= ...

cowind

按照提示来查就可以了：第一行少了一个分号

potatoyin_98

module f100m_f1m(reset,f100m,f1m)；
应该有分号才对哈

ad1122

你看看书吧，不是很难啊，你里面有好多语法错误的。

sultan

module f100m_f1m(reset,f100m,f1m)；   //少一分号
  input  reset;
  input  f100m;
  output f1m;
  reg f1m;
  reg  j;           //j都没定义
  reg [7:0] j;    //不要写在一起啊
    always@(posedge f100m)
     if(!reset)
        begin
          f1m<=0;
          j<=0;
         end
     else
      begin
        if(j=＝100)    //对计数器进行判断，以确定F1m信号是否反转  //==
            begin
             j<=0;
             f1m<=~f1m;
            end
         else
            j<=j+1;
        end
     endmodule


就找到三个
四个

[ 本帖最后由 sultan 于 2007-4-15 01:30 编辑 ]

linyanzhu1982

代码风格有点小恐怖..
先做好这个,有sytax error自己解决