verilog设计中如何引导在综合时产生并行结构（非优先级）

yeyewowo · 发表于 2013-12-18 09:43:20

学习了。不过一直写成有优先级，也没觉得有什么不好

zylxzxcyz · 发表于 2013-12-18 22:29:51

回复 11# yeyewowo

面积大~~~而且会有很多不需要的逻辑~~~变相的猥琐自己的设计，到时候综合的时候setup和hold跑不满~~~就只能哭了~~~

zylxzxcyz · 发表于 2013-12-18 22:30:31

回复 10# Timme

回答好经典~~~~学习了

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