LVS的问题

zzallok · 发表于 2013-11-20 22:13:04

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老师有个项目，LVS部分交给我做。第一次做。我说一下我做的步骤，希望大家给些指点。
1.首先在ICC中输出GDS，然后在ICFB中把STD_CELL，一些RAM等等这些MERGE到一块儿，然后STREAM OUT。
2.使用ICC的WRITE_verilog指令输出网表，然后使用CALIBRE的V2LVS进行网表转换。
3.进行LVS

下面是我说一下，遇到的问题。版图中我的确找到了对应的STD_cell，比如说INVX1，可是在LVS的report中显示layout中INVX1是0.总之报告里面的结果是
一塌糊涂，木有找到原因。希望大家给些指点。下面我把LVS_REPORT贴出来。
               # #       #####################
               # #       #                #
                  #          #    INCORRECT    #
               # #       #                #
               # #       #####################

  Error: Different numbers of nets.
  Error: Different numbers of instances.
  Error: Connectivity errors.

**************************************************************************************************************
                                    CELL  SUMMARY
**************************************************************************************************************

  Result       Layout                      Source
  ----------- -----------                --------------
  INCORRECT    nse_3360_top                nse_3360_top

**************************************************************************************************************
                                    LVS PARAMETERS
**************************************************************************************************************

o LVS Setup:

// LVS COMPONENT TYPE PROPERTY
// LVS COMPONENT SUBTYPE PROPERTY
// LVS PIN NAME PROPERTY
LVS POWER NAME                      "VDD" "SAVDD?" "?VDD?" "?VCC?" "?vcc?" "?vdd?"
LVS GROUND NAME                      "VSS" "SAVSS?" "?gnd?" "?GND?" "?VSS?" "?vss?"
LVS CELL SUPPLY                      NO
LVS RECOGNIZE GATES                   ALL
LVS IGNORE PORTS                      NO
LVS CHECK PORT NAMES                YES
LVS IGNORE TRIVIAL NAMED PORTS       NO
LVS BUILTIN DEVICE PIN SWAP          YES
LVS ALL CAPACITOR PINS SWAPPABLE    YES
LVS DISCARD PINS BY DEVICE          NO
LVS SOFT SUBSTRATE PINS             NO
LVS INJECT LOGIC                      NO
LVS EXPAND UNBALANCED CELLS          YES
LVS FLATTEN INSIDE CELL             NO
LVS EXPAND SEED PROMOTIONS          NO
LVS PRESERVE PARAMETERIZED CELLS    NO
LVS GLOBALS ARE PORTS                YES
LVS REVERSE WL                      NO
LVS SPICE PREFER PINS                YES
LVS SPICE SLASH IS SPACE             YES
LVS SPICE ALLOW FLOATING PINS       YES
// LVS SPICE ALLOW INLINE PARAMETERS
LVS SPICE ALLOW UNQUOTED STRINGS    NO
LVS SPICE CONDITIONAL LDD             NO
LVS SPICE CULL PRIMITIVE SUBCIRCUITS NO
LVS SPICE IMPLIED MOS AREA          NO
// LVS SPICE MULTIPLIER NAME
LVS SPICE OVERRIDE GLOBALS          NO
LVS SPICE REDEFINE PARAM             NO
LVS SPICE REPLICATE DEVICES          NO
LVS SPICE SCALE X PARAMETERS          NO
LVS SPICE STRICT WL                   NO
// LVS SPICE OPTION
LVS STRICT SUBTYPES                   NO
LVS EXACT SUBTYPES                   NO
LAYOUT CASE                         YES
SOURCE CASE                         YES
LVS COMPARE CASE                      NAMES
LVS DOWNCASE DEVICE                   NO
LVS REPORT MAXIMUM                   50
LVS PROPERTY RESOLUTION MAXIMUM       65536
// LVS SIGNATURE MAXIMUM
LVS FILTER UNUSED OPTION             AB RC RE RG
LVS REPORT OPTION                   A B C D
LVS REPORT UNITS                      YES
// LVS NON USER NAME PORT
// LVS NON USER NAME NET
// LVS NON USER NAME INSTANCE

// Reduction

LVS REDUCE SERIES MOS                NO
LVS REDUCE PARALLEL MOS             YES
LVS REDUCE SEMI SERIES MOS          NO
LVS REDUCE SPLIT GATES                YES
LVS REDUCE PARALLEL BIPOLAR          YES
LVS REDUCE SERIES CAPACITORS          YES
LVS REDUCE PARALLEL CAPACITORS       YES
LVS REDUCE SERIES RESISTORS          YES
LVS REDUCE PARALLEL RESISTORS       YES
LVS REDUCE PARALLEL DIODES          YES
LVS REDUCTION PRIORITY                PARALLEL

// Trace Property

TRACE PROPERTY  mn(n12)  l l 5
TRACE PROPERTY  mn(n12)  w w 5
TRACE PROPERTY  mn(n25)  l l 5
TRACE PROPERTY  mn(n25)  w w 5
TRACE PROPERTY  mn(nt12)  l l 5
TRACE PROPERTY  mn(nt12)  w w 5
TRACE PROPERTY  mn(nt25)  l l 5
TRACE PROPERTY  mn(nt25)  w w 5
TRACE PROPERTY  mn(nhvt12)  l l 5
TRACE PROPERTY  mn(nhvt12)  w w 5
TRACE PROPERTY  mn(nlvt12)  l l 5
TRACE PROPERTY  mn(nlvt12)  w w 5
TRACE PROPERTY  mp(p12)  l l 5
TRACE PROPERTY  mp(p12)  w w 5
TRACE PROPERTY  mp(p25)  l l 5
TRACE PROPERTY  mp(p25)  w w 5
TRACE PROPERTY  mp(phvt12)  l l 5
TRACE PROPERTY  mp(phvt12)  w w 5
TRACE PROPERTY  mp(plvt12)  l l 5
TRACE PROPERTY  mp(plvt12)  w w 5
TRACE PROPERTY  m(c1)  l l 5
TRACE PROPERTY  m(c1)  w w 5
TRACE PROPERTY  m(c2)  l l 5
TRACE PROPERTY  m(c2)  w w 5
TRACE PROPERTY  pvar12_ckt  wr wr 5
TRACE PROPERTY  pvar12_ckt  lr lr 5
TRACE PROPERTY  pvar12_ckt  nf nf 0
TRACE PROPERTY  pvar25_ckt  wr wr 5
TRACE PROPERTY  pvar25_ckt  lr lr 5
TRACE PROPERTY  pvar25_ckt  nf nf 0
TRACE PROPERTY  d(pdio12)  a a 5
TRACE PROPERTY  d(pdio25)  a a 5
TRACE PROPERTY  d(ndio12)  a a 5
TRACE PROPERTY  d(ndio25)  a a 5
TRACE PROPERTY  d(ntdio12)  a a 5
TRACE PROPERTY  d(ntdio25)  a a 5
TRACE PROPERTY  d(plvtdio12)  a a 5
TRACE PROPERTY  d(phvtdio12)  a a 5
TRACE PROPERTY  d(nlvtdio12)  a a 5
TRACE PROPERTY  d(nhvtdio12)  a a 5
TRACE PROPERTY  d(nwdio)  a a 5
TRACE PROPERTY  q(pnp12a4)  a a 5
TRACE PROPERTY  q(pnp12a25)  a a 5
TRACE PROPERTY  q(pnp12a100)  a a 5
TRACE PROPERTY  q(pnp25a4)  a a 5
TRACE PROPERTY  q(pnp25a25)  a a 5
TRACE PROPERTY  q(pnp25a100)  a a 5
TRACE PROPERTY  r(rndif_nw)  r r 5
TRACE PROPERTY  r(rndifsab_nw)  r r 5
TRACE PROPERTY  r(rnwsti)  r r 5
TRACE PROPERTY  r(rnwaa)  r r 5
TRACE PROPERTY  r(rndif)  r r 5
TRACE PROPERTY  r(rpdif)  r r 5
TRACE PROPERTY  r(rnpo)  r r 5
TRACE PROPERTY  r(rnpo_3t)  r r 5
TRACE PROPERTY  r(rppo)  r r 5
TRACE PROPERTY  r(rppo_3t)  r r 5
TRACE PROPERTY  r(rndifsab)  r r 5
TRACE PROPERTY  r(rpdifsab)  r r 5
TRACE PROPERTY  r(rnposab)  r r 5
TRACE PROPERTY  r(rnposab_3t)  r r 5
TRACE PROPERTY  r(rpposab)  r r 5
TRACE PROPERTY  r(rpposab_3t)  r r 5
TRACE PROPERTY  r(rm1)  r r 5
TRACE PROPERTY  r(rm2)  r r 5
TRACE PROPERTY  r(rm3)  r r 5
TRACE PROPERTY  r(rm4)  r r 5
TRACE PROPERTY  r(rm5)  r r 5
TRACE PROPERTY  r(rm6)  r r 5
TRACE PROPERTY  r(rm7)  r r 5
TRACE PROPERTY  r(rm8)  r r 5

               CELL COMPARISON RESULTS ( TOP LEVEL )

               # #       #####################
               # #       #                #
                  #          #    INCORRECT    #
               # #       #                #
               # #       #####################

  Error: Different numbers of nets (see below).
  Error: Different numbers of instances (see below).
  Error: Connectivity errors.

LAYOUT CELL NAME:       nse_3360_top
SOURCE CELL NAME:       nse_3360_top

--------------------------------------------------------------------------------------------------------------

INITIAL NUMBERS OF OBJECTS
--------------------------

            Layout Source       Component Type
            ------ ------       --------------
Ports:          200    215 *

Nets:       673563 749856 *

Instances:    383604       0 * M (4 pins)
            1044381 828551 * MN (4 pins)
            1283905 716453 * MP (4 pins)
               3124    10048 * D (2 pins)
                  8       8 * Mcore_block (2390 pins)
            ------ ------
Total Inst: 2715014 1555060

NUMBERS OF OBJECTS AFTER TRANSFORMATION
---------------------------------------

            Layout Source       Component Type
            ------ ------       --------------
Ports:          198    198

Nets:       487545 525426 *

Instances:    137641       0 * M (4 pins)
            283077 322305 * MN (4 pins)
            376337 246714 * MP (4 pins)
               2484    9664 * D (2 pins)
                  8       8 * Mcore_block (2390 pins)
                  0 221976 * INV (2 pins)
                  0    18722 * NAND2 (3 pins)
                  0    1456 * NAND3 (4 pins)
                  0    639 * NAND4 (5 pins)
                  0    4806 * NOR2 (3 pins)
                  0    319 * NOR3 (4 pins)
                  0    123 * NOR4 (5 pins)
                  0    3890 * AOI_2_1 (4 pins)
                  0    766 * AOI_2_1_1 (5 pins)
                  0    8748 * AOI_2_2 (5 pins)
                  0    671 * AOI_2_2_1 (6 pins)
                  0    1701 * AOI_2_2_2 (7 pins)
                  0    437 * AOI_3_1 (5 pins)
                  0       14 * AOI_3_2 (6 pins)
                  0       4 * AOI_3_3 (7 pins)
                  0    561 * OAI_2_1 (4 pins)
                  0    270 * OAI_2_2 (5 pins)
                  0    13168 * SDW2 (3 pins)
                  0    23000 * SDW3 (4 pins)
                  0    35266 * SUP2 (3 pins)
                  0       17 * SUP3 (4 pins)
                  0       1 * SPDW_2_2 (5 pins)
                  0    340 * SPUP_2_2 (5 pins)
                  0    209 * SPUP_2_2_1 (6 pins)
                  0       12 * SPUP_2_2_2 (7 pins)
                  67       0 * SM2 (4 pins)
                  16       0 * SM3 (5 pins)
                  2       0 * SM4 (6 pins)
                  6       0 * SMN10 (12 pins)
                  2       0 * SMN11 (13 pins)
                  2       0 * SMN12 (14 pins)
                  1       0 * SMN13 (15 pins)
                  3       0 * SMN14 (16 pins)
                  2       0 * SMN15 (17 pins)
                  5       0 * SMN16 (18 pins)
                  1       0 * SMN18 (20 pins)
               53731    14735 * SMN2 (4 pins)
                  2       0 * SMN20 (22 pins)
                  1       0 * SMN21 (23 pins)
                  1       0 * SMN24 (26 pins)
                  1       0 * SMN26 (28 pins)
                  1       0 * SMN27 (29 pins)
                  1       0 * SMN28 (30 pins)
               23749    256 * SMN3 (5 pins)
               797       64 * SMN4 (6 pins)
                  34       0 * SMN5 (7 pins)
                  1       0 * SMN53 (55 pins)
                  89       0 * SMN6 (8 pins)
                  1       0 * SMN63 (65 pins)
                  6       0 * SMN7 (9 pins)
                  28       0 * SMN8 (10 pins)
                  2       0 * SMN9 (11 pins)
                  1       0 * SMP14 (16 pins)
                  1       0 * SMP16 (18 pins)
               38483    9288 * SMP2 (4 pins)
                  1       0 * SMP28 (30 pins)
               348       0 * SMP3 (5 pins)
                  1       0 * SMP39 (41 pins)
                  92       0 * SMP4 (6 pins)
                  2       0 * SMP5 (7 pins)
                  1       0 * SMP6 (8 pins)
                  7       0 * SMP7 (9 pins)
                  12       0 * SMP8 (10 pins)
                  3       0 * SMP9 (11 pins)
               476       0 * SPMN_2_1 (5 pins)
               257       0 * SPMN_2_2 (6 pins)
               3418       0 * SPMP_2_1 (5 pins)
               651       0 * SPMP_2_1_1 (6 pins)
               7511       0 * SPMP_2_2 (6 pins)
               884       0 * SPMP_2_2_1 (7 pins)
               1487       0 * SPMP_2_2_2 (8 pins)
               402       0 * SPMP_3_1 (6 pins)
                  11       0 * SPMP_3_2 (7 pins)
                  4       0 * SPMP_3_3 (8 pins)
                  2       0 * SPM_2_1_1 (6 pins)
            ------ ------
Total Inst: 932146 940150

winsm · 发表于 2013-11-21 08:34:11

layout上出现了M，看起来象少层次或lvs文件有问题。
若只是数字模块的话应该不会这样的。
真正错要看情况的。只能大概估计。

鲜橙多_杨 · 发表于 2013-11-21 09:51:00

看看版图上电源，地是否正确接进去了，是否正确标上了电源地的名字。

zzallok · 发表于 2013-11-21 10:14:32

回复 2# winsm

请问，出现M说明出现了什么问题？

zzallok · 发表于 2013-11-21 10:15:27

回复 3# 鲜橙多_杨

很奇怪为什么一些标准单元的数目是0.

damonzhao · 发表于 2013-11-21 11:05:00

利用Hier模式，将H-cells中的Match cells by name(automatch)选上，跑一个看看

zzallok · 发表于 2013-11-23 11:09:19

回复 6# damonzhao

恩。好的。我试试。这两天上课，没来得及做。
还想请教一个问题，就是在做LVS的时候，是否只识别在顶层CELL上所打的LABEL。比如，我单独打开每个STD_CELL，里面的M1上也有
使用M1_TEXT所打的VDD,VSS的LABEL，但是如果我没有在包含这些STD_CELL的顶层CELL中打上VDD,VSS的LABEL，是不是STD_CELL中的LABEL就不会被识别为VDD,VSS的net？
谢谢！

jackcathy123 · 发表于 2013-11-24 19:05:24

在你第一步结束之前，还需要至少在版图上给一对电源地pad打上标，然后再 STREAM OUT

zzallok · 发表于 2013-11-24 19:50:13

回复 8# jackcathy123

恩谢谢也就是说只识别顶层的LABEL，这样才能构成POWER NET对吗？
然后再请教一个问题就是PSUB 从ICFBstream out出的版图看不到PSUB层，这是需要自己在stream之前画出的吗？

damonzhao · 发表于 2013-11-25 09:28:09

回复 7# zzallok

TEXT DEPTH PRIMARY
VDD VSS的连接关系是通过metal/via来连接的

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