在cadence ADE下仿真ADPLL时，output log中不显示频率

322512lu · 发表于 2013-11-15 13:27:43

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RT，做ADPLL的tran仿真，有多个testbench，但有的testbench在仿真过程中，output log会显示DCO输出频率，有的则不会，只显示仿真时间。请问该怎么让它总能够显示频率，是哪里的设置有问题么？

322512lu · 发表于 2013-11-15 13:34:06

已解决，都是有显示的

JerryKinggg · 发表于 2024-10-16 20:01:51

能问一下楼主，ADPLL在cadence中仿真，是先通过VerilogAMS建模得到电路，在给激励源跑tran嘛

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