请教，Verilog HDL中 “initial"语句究竟可不可以综合？

canoeeda · 发表于 2013-10-20 20:46:13

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1.有的资料说不能综合，不要用；2.syn_pro中可以用来指定ROM或RAM中的初始数据；
3.我在Q2用initial初始化某个寄存器后仿真好像可以初始化成想要的值；
问题：
1.initial究竟可不可以用，怎么用？
2.和综合工具和FPGA厂家或ASIC代工厂家有没有关系？

谢谢！！

darrenxu · 发表于 2013-10-21 01:08:17

这是用在testbench里的，指定激励信号的，当然不能综合，不能用在ＲＴＬ里

hgd2zp · 发表于 2013-10-21 09:05:04

initial是不可以综合的

zongkai2003 · 发表于 2013-10-21 09:51:10

回复 1# canoeeda

理论上不支持综合，但是Quartus的综合工具支持initial语句初始化寄存器，不过会多占用写资源。

zongkai2003 · 发表于 2013-10-21 09:54:02

回复 1# canoeeda

理论上不支持综合，但是Quartus的综合工具支持initial语句初始化寄存器，不过会多占用写资源。ROM和RAM的初始化和initial语句关系不大吧，在综合时指定一个数据文件给RAM或者ROM核就行了。

liuzhiying1002 · 发表于 2013-10-21 12:34:32

应该不可以吧

fools · 发表于 2013-10-21 17:19:02

现在工具很强大的，是可以综合的，工具可以处理很多类似的问题
但是，这里有但是哈
但是，在产品设计中不可以使用的，不是规范设计

whxd123 · 发表于 2013-10-21 19:53:46

不可综合，综合器忽略initial。fpga芯片上电后会初始化成某值。各家器件不同，初始化的值也不同，且上电多次，其值也可能不同。

canoeeda · 发表于 2013-11-4 21:52:17

都别争了，都可以综合的！

Timme · 发表于 2013-11-4 21:55:28

FPGA可以，ASIC不行

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