问问大家，写verilog代码时候，是先把时序图画出来。还是边想边写？

cgssuccess · 发表于 2013-9-23 17:52:50

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问问大家，写verilog代码时候，是先把时序图画出来。还是边想边写？如果稍微大点的程序，花时序图太慢。可是不画感觉又一头乱麻，看着仿真波形该程序又太慢了！问问高手怎么干的？

chen851112 · 发表于 2013-9-23 18:14:46

嗯，先画结构图。然后再设计。当然这需要比较长时间的浸淫。

remnant · 发表于 2013-9-23 19:45:21

不能一蹴而就，慢慢才会发展成你最终的工作形态，这个每个人都不同，单位有同事
完全边想边写，也有先画好在写，都能处理的很好。

liriver03 · 发表于 2013-9-23 22:05:35

画出来结构图就好了

orlye · 发表于 2013-9-24 10:08:15

关键要想明白时序。不必全画，自己觉得关键、复杂的部分最好画一下。
归根到底，和你分享一句很经典的话吧：时序是设计出来的，不是凑出来的，不是改出来的。

hqhjj · 发表于 2013-9-24 10:52:27

很同意楼上的话：时序是设计出来的，不是凑出来的，不是改出来的
设计之前你先把主要的时序结构画一下

flyelectron · 发表于 2013-9-24 12:17:00

看复杂程度了，对很复杂的时序设计，写code之前还是要先排一下的，做到有的放矢

xiaojia102003 · 发表于 2013-9-24 13:33:59

磨刀不误砍柴工。

gygyg · 发表于 2013-9-24 14:17:13

胸有成竹就行了

天马星空 · 发表于 2013-9-24 21:40:27

个人愚见，简单模块首先设计完模块结构，细化到RTL级的时序都完成后再开始写代码。复杂模块的话，一定要完成模块结构，关键点时序一定要画出来，起到一个指引作用，很多很细节的需要变写变画同步起来。

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