问问大家，写verilog代码时候，是先把时序图画出来。还是边想边写？

bsslp · 发表于 2013-10-5 21:19:31

画清楚关系就可以了。

tiangua · 发表于 2013-10-5 21:54:34

回复 5# orlye

写了5-6年了，还是觉得这句话很扯淡。大多数可以设计，还是很多东西要凑出来的。

tiangua · 发表于 2013-10-5 21:56:36

楼主自己摸索吧，每个人都有自己的方法，方式。不要拘泥于各种各样的忠告。
只要让自己的代码，功能正确，性能满足，能让自己看懂，也能让别人看懂，就一切OK了。

orlye · 发表于 2013-10-6 20:55:31

回复 12# tiangua

彼此彼此……
感觉这句话大的方向上是对的，真要完全做到太难了，只能尽可能这么做。
也许是自己方法上还有不对，或者是智商不够吧……

hancheng1166 · 发表于 2013-10-15 01:34:33

我大部分时序都是修改出来的。

[讨论] 问问大家，写verilog代码时候，是先把时序图画出来。还是边想边写？