请问这个Warning是什么原因

killer5 · 发表于 2013-9-13 14:14:28

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Warning (10762): Verilog HDL Case Statement warning at : can't check case statement for completeness because the case expression has too many possible states
定位到CASE语句中，请问是什么原因，谢谢

gygyg · 发表于 2013-9-13 15:27:05

你把case那段程序贴出来看看

加油99 · 发表于 2013-9-13 17:53:41

case语句加一个“default：”试试。

[求助] 请问这个Warning是什么原因

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