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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 为什么综合的时候clock network delay很大
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查看: 2114|回复: 1

[求助] 为什么综合的时候clock network delay很大

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gaokl1005
发表于 2013-9-10 22:16:08 | 显示全部楼层 |阅读模式

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RT,clock已经设定为ideal. latency也没有设置.但是timing报告中clock network delay很大?
不知道为什么,也不不知道怎么才能这个delay去掉.
network

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陈涛
发表于 2013-9-10 23:52:06 | 显示全部楼层
clock当data用了吧？
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