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查看: 13634|回复: 28

[求助] 高psrr的带隙基准电路的环路稳定性问题?

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发表于 2013-9-6 00:46:05 | 显示全部楼层 |阅读模式

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QQ截图20130905220357.png
这是一篇高psrr带隙基准的论文里的电路图,我自己搭建好电路之后,仿stb,问题出来了:我的电压源加在Vbg这条路上也就是M1和M2的栅极上面,但是似乎仿出来的波特图有些问题。
未命名.bmp

这是仿出来的stb的波特图,电路图方面,如果没有psrr提高的那一级电路,将运放的输出直接接到Vbg上,这个时候的环路波特图就是很好的,加了一级之后,岂不是负反馈变成了正反馈呢?而且零极点也不好补偿?请问是我搭建的电路问题还是  没有补偿好?
请大神们帮忙指点下应该如何改进,上面电路的直流特性我仿过没有什么问题。psrr的话和论文里也差不多得到了很好的提高,就是环路稳定性出了问题?
 楼主| 发表于 2013-9-6 09:32:15 | 显示全部楼层
顶一下
发表于 2013-9-6 10:12:54 | 显示全部楼层
这个好像牵涉到self-bias 运放,去搜IEEE试试,我记得有篇很老的文章讲这个
 楼主| 发表于 2013-9-6 10:22:23 | 显示全部楼层
回复 3# rrr1987


    好的谢谢 具体该如何补偿能不能指点下?
发表于 2013-9-6 11:02:58 | 显示全部楼层
顶。。。我看到的一般是单级fold cacode运放,运放输出直接接在VBG上,输出节点补偿
 楼主| 发表于 2013-9-6 12:43:58 | 显示全部楼层
回复 5# mouseyyh


    对啊 输出直接接Vbg上  基本上就很好补偿  只需要补偿下运放就可以了,环路基本就稳定的,这样增加一级的话    零极点比较多,不好补偿
头像被屏蔽
发表于 2013-9-6 13:45:51 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2013-9-6 16:36:49 | 显示全部楼层
4级的loop,稳定性很麻烦吧
发表于 2013-9-6 20:47:13 | 显示全部楼层
M8, M9 可以不用吧... single stage opa 就夠了
发表于 2013-9-9 10:03:20 | 显示全部楼层
论文我也没有,VPN被封了 自己找找吧,这种正反馈的接法很少用
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