关于时钟IO的设计

aqishisi · 发表于 2013-9-4 17:30:03

回复 20# jiang_shuguo
这个结构的输入阻抗只有在高频时才完全等效为加上去的电阻值，而且这个因为是自己电压偏置，只能接受电流输入，个人认为前级应该是高阻驱动。

jiang_shuguo · 发表于 2013-9-4 17:53:40

回复 21# aqishisi

所以一般这个前面加隔直电容，这样可以用在低阻驱动情况。若有高阻驱动可以直接用。或者在电路内部加个大的等效输入R，可等效为高阻驱动。

semico_ljj · 发表于 2013-9-4 19:25:10

mark。

kboost · 发表于 2013-9-4 20:08:28

这个已经不属于IO的部分了吧，是clk的input buffer，clk信号ac couple进去，self-bias的invertor提供增益，把clk信号转成方波，相比CML结构，对共模噪声抑制能力差

aqishisi · 发表于 2013-9-4 21:19:42

回复 22# jiang_shuguo
是的，这个结构一般都是AC COUPLE的。加隔直电容在DC时其实就是高阻状态，COUPLE过来的就是输入到这个节点的电流。

univerw · 发表于 2013-9-4 22:31:41

顶2楼~~

Candydarte · 发表于 2023-3-19 21:55:27

kkkkkkkkkkkkkkk

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