关于时钟IO的设计

fancyhana

向各位大侠请教：
看到一个时钟专用IO的设计如下图：

请问，反相器和电阻的结构作用是什么？ 相比buffer直接进去有什么好处？

aqishisi

回复 17# jiang_shuguo
激励不可能是理想的，激励肯定会有自己的输出阻抗，如果输出阻抗比这个结构输入阻抗小，那DC点会受前级影响，如果输出阻抗大，则由后级决定。

aqishisi

回复 1# fancyhana
使输入波形中心点大概在电源电压一半处，防止偏离；另可以在高频提供一定的增益。

microstudent

回复 2# aqishisi


    没理解，能麻烦再详细解释下吗？

aqishisi

回复 3# microstudent
加上电阻后，反相器自己会有一个偏置点，通常约在电源电压一半处，这样时钟信号本身如果中心点有偏离，经过这一级后中心点会被偏置在电源电压一半，这样后续放大比较好；电阻还会形成一个零点，提供高频增益，可以用小信号推导以下。

fancyhana

回复 4# aqishisi


    这样有什么坏处？ 功耗大？

microstudent

我觉得这么做还有一个好处是当输入pin脚floating时，这个结构也会把pin脚bias到1/2 VDD，这样就避免了引脚悬空。

朱立平

For ESD consideration the resistor should plase before the inv, the circuit connection may be wrong.
For circuit consideration the resistor & inv can be a low pass filter slow down the input signal , filter out the high speed glitch noise. But the resistor will always flow current, if the resistor is large enough. But if the resistor is very large the inv & resistor will have wery week low pass ability. So I think this resistor connection (between inv`s input & output) is a stupid design.

vdslafe

输入是AC coupling 吧？

jiang_shuguo

回复 7# 朱立平


    这个你可说错了，那个反馈电阻确有其用途。not stupid