关于时钟IO的设计

jiang_shuguo · 发表于 2013-9-4 15:23:19

回复 8# vdslafe

我觉得也是用cap couple过去的。

aqishisi · 发表于 2013-9-4 15:51:34

不用couple也是可以的，这点加上电阻后会变成高阻点，视电阻大小而定

jiang_shuguo · 发表于 2013-9-4 16:00:35

回复 11# aqishisi

那个点加电阻啊？不AC couple DC点偏了啊！在inv输入环路前面加把？

aqishisi · 发表于 2013-9-4 16:04:31

回复 12# jiang_shuguo
图中这个电阻加上去后DC点就不会偏了

jiang_shuguo · 发表于 2013-9-4 16:08:28

回复 13# aqishisi

没图啊？

aqishisi · 发表于 2013-9-4 16:12:49

回复 14# jiang_shuguo
楼主的图啊

jiang_shuguo · 发表于 2013-9-4 16:20:10

回复 15# aqishisi

我试试看。

jiang_shuguo · 发表于 2013-9-4 16:24:39

回复 15# aqishisi

那你激励怎么加？激励的dc电平也设置成Vdd/2? 如果激励的DC电平是3/4Vdd,你看看会发生什么。 DC点偏了！

jiang_shuguo · 发表于 2013-9-4 16:57:08

回复 18# aqishisi

嗯，这个是对的。这个激励应该是电平信号，而不是电源信号。

jiang_shuguo · 发表于 2013-9-4 17:10:13

回复 18# aqishisi

像一般的信号发生器，输出阻抗是50ohm，若要保证DC点不变fb电阻需要5ohm左右。这样会有很大的电流流入或者流出信号发生器啊，这个可行么？或者这个clk信号用一个高输出电阻的芯片提供？

[讨论] 关于时钟IO的设计