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查看: 3380|回复: 2

[求助] 如何实现三模冗余加法器

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发表于 2013-8-20 15:14:18 | 显示全部楼层 |阅读模式

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如何用verilog设计一个三模冗余加法器,所谓三模冗余是不是就是将同一个加法模块例化三次,然后将结果进行多数表决操作?可是我将同一个加法器模块例化三次,在使用ISE综合的时候,编译器给出warning,因为三个模块一样,另外两个给移除了,这怎么办?我是新手,对这方面不是很明白,请大神指点!
发表于 2013-8-20 15:46:49 | 显示全部楼层
dont_touch
 楼主| 发表于 2013-8-21 09:02:48 | 显示全部楼层
回复 2# yanshangzhao


   谢谢回复,请问能不能给解释一下,非常感谢
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