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[求助] 分频时钟 时序分析

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发表于 2013-8-6 19:05:42 | 显示全部楼层 |阅读模式

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前辈:
    2013-08-06_180519.png 2013-08-06_180611.png    
     clk_32是clk_32k的1024分频,clk_64是clk_32k的512的分频。在做保持时间分析时,感觉clk_64的时序分析没问题,但是clk_32的时序分析clk_32K(rise_edge)应该和clk_32(rise_edge)一样。为什么会出现如左图这样的情况?
发表于 2013-8-6 21:04:29 | 显示全部楼层
clock period expand 了吧 看看有没有PTE-016 的warning
发表于 2013-8-6 22:12:30 | 显示全部楼层
这个我没有遇到过,还真帮不了你~~~
 楼主| 发表于 2013-8-7 10:26:33 | 显示全部楼层
回复 2# william_liwei



    没有PTE-16的warning,而且还有奇怪的地方
    1.频率比clk_64大的路径没有问题;比clk_32小的,报告相似的路径时显示:path is unconstrained。
    2.改变clk_32k的频率到某些值时,左边图示中的路径会正常。
 楼主| 发表于 2013-8-7 11:07:26 | 显示全部楼层
时钟约束时会不会有最大周期或者分频数的限制?
 楼主| 发表于 2013-8-7 11:22:20 | 显示全部楼层
补充下clock的定义
2013-08-07_112701.png
 楼主| 发表于 2013-8-8 10:57:17 | 显示全部楼层
2L  正解     谢谢
 楼主| 发表于 2013-8-8 14:41:19 | 显示全部楼层
PTE-052
发表于 2014-9-25 20:09:10 | 显示全部楼层
学习了~~~~
发表于 2014-9-29 17:33:48 | 显示全部楼层
看一下小数点后面的位数和值
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