自己写的64位乘法和加法器verilog原代码!给大家一个参考吧

zhentizhi · 发表于 2007-2-5 00:27:24

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我写的64位乘法器,能实现64位整数的加减法和乘法,加法和减法共用一组电路,采用超前进位结构.乘法是用booth算法实现的.控制选择电路能实现低功耗要求.这是我第一次写verilog的设计,会有许多不足之处,请大家多多指教. 有什么指教的话可以加我的QQ群: 26395322

facingwrold · 发表于 2007-2-5 20:02:09

怎么看不到啊

opqrst · 发表于 2007-2-6 01:59:42

代码结构比较整洁，但文字说明偏少。

xuanhao · 发表于 2007-2-6 14:48:55

应当增强程序的可读性......

icb · 发表于 2007-3-6 22:17:24

taihao le wo hao xiang zhao yige ne

icb · 发表于 2007-3-6 22:23:08

到底为什么会看不见呢

zz_3070 · 发表于 2007-3-10 19:09:47

kankan!

dq · 发表于 2007-4-30 23:00:38

谢谢,下来看看,学习一下

hanyu235 · 发表于 2007-5-1 10:29:02

我看不到！

xwhzqy · 发表于 2007-5-6 13:42:02

谢谢搂住了

鼓励一下