关于芯片gate级仿真的问题

fhy420462303 · 发表于 2018-8-16 16:15:52

搭建RTL仿真平台的时候就搭建成自动check的机制，当出错了就display ERR，然后check log就行了
后仿真就直接用这个平台就ok了，您现在主要问题是RTL就看波形，那么你的后仿真只能看波形了！

Marlbe_Yang · 发表于 2018-8-18 13:54:14

vcs里面有一个功能是prop_X，他对很多X的逻辑和gate的很像，如果prop_X能跑通一般gate也问题不大了。但好像这个功能单独收费。
如果是post dft或者是post layout的netlist就不一样了，经验是很多时候这种仿真都是会出现很多X，一般从memory下手发现问题的可能性比较大。

XAUT-海洋 · 发表于 2018-8-24 16:37:58

回复 1# huanguestc002

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