关于芯片gate级仿真的问题

huanguestc002 · 发表于 2013-8-2 20:30:12

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发现公司做gate级仿真像做rtl功能仿真一样，把波形拉出来看，项目时间紧张的时候有时会去仿真自己不熟悉的模块，因为对模块不熟悉也就只有把gate级波形拉出来和rtl波形对照，发现这样太笨了，效率太低了。想重新建立个环境用sva来检查rtl module和gate级module的接口，这样就不用比对波形，不知道这样行不。希望听哈大家是怎样做gate级仿真的。

tiangua · 发表于 2013-8-2 22:23:21

门级仿真有什么用，做好rtl级仿真不就ok了？

chenfengrugao · 发表于 2013-8-3 00:14:53

门级仿真主要仿异步逻辑、数模接口、gated clock等特殊时序。。。。
其它的做形式验证

pebay888 · 发表于 2013-8-3 06:32:17

chen.terry · 发表于 2013-8-3 20:00:37

添加monitor模块，专门和ref model输出对比！！！输出log。不然太累！！！！！也不太自动化。

huanguestc002 · 发表于 2013-8-3 21:08:51

回复 3# chenfengrugao

在布局布线完后会做形式验证，但每次在gate级仿真上花的时间也不少。。。

Marooleon · 发表于 2013-8-5 11:48:59

回复 5# chen.terry

能不能讲的再具体一些？比如ref model应该怎么添加

chen.terry · 发表于 2013-8-6 19:08:39

ref model是你做的参考模型，在RTL之前建立的仿真模型。

Gary.wang · 发表于 2013-8-9 15:57:11

gate仿真时也是基于RTL仿真平台的，gate仿真做的累，主要还是RTL仿真平台不够智能，和gate关系不大。

jiangliuer勇 · 发表于 2018-7-20 20:32:38

gate 仿真的累不是工作的累，而是心累。。出去上个厕所，发现跑了几天的cases还在，服务器断了。又得重跑，一跑又是几天。。

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