|
发表于 2013-8-14 17:15:38
|
显示全部楼层
本帖最后由 peterlin2010 于 2013-8-14 17:31 编辑
high speed CDR 須 PLL & multi stage sample ..
但是到底要做 10 phase 500MHZ clock 合成 5Ghz ??
還是做 2.5G clock *2 ?
還是直接 做 5G VCO PLL ?
還是做 20GHz PLL 去鎖 5Ghz CDR signal ?
一定都有優點和缺點吧 .. 正確架構做出來才會對 ,
以前測過 USB2 bit error rate , 只有 INTEL 是最棒 .. 100 萬的 package
CATC USB analyzer 好像是 ~20 PPM ..
但其他家的 USB host error rate 都很高 .
雖然都是能使用的USB 2 phy .但是還是有差異 .
Analog Circuit Design_High-speed Clock and Data Recovery, Hi-perfor Amp Power Man2008
abbr_076717f1fe3fabead1d0b7ffedc7aaf8.rar
(8.79 MB, 下载次数: 655 )
abbr_70db0632a7e44b5b884c5a4c16bf8527.rar
(5.19 MB, 下载次数: 594 )
|
|