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gladiac · 发表于 2015-8-31 11:12:40

Thanks a lot!

register.php · 发表于 2015-10-29 17:46:17

支持楼主

michang5342 · 发表于 2015-10-29 19:40:12

回复 7# peterlin2010
10 phases 500MHz的会比较好。因为只要把以10 phase sampling CDR的算法做好了，而且要用數字設計方法。這樣只要做過一次後，當工藝更換時(如從65nm转成40nm），只有500MHz的PLL需要 fully customer design，CDR数字电路部份，只要重新合成就可以了。

ustc_zg · 发表于 2016-3-11 15:52:39

回复 5# hsh22

hbliuestc · 发表于 2016-4-10 15:55:30

非常感谢，辛苦

韶白 · 发表于 2016-4-27 17:27:39

thanks a lot!

juncy_c · 发表于 2016-8-19 16:19:05

谢谢分享！！！

koala840816 · 发表于 2016-9-27 15:55:28

Thank you so much

Ryggeor · 发表于 2016-11-24 18:52:04

thnx!

tonyaa · 发表于 2017-1-23 17:19:53

okokokoko

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