[求助] AMS co-sim時PLL的clock訊號rising time太長,數位讀入會變Unknow

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QQEDA

发表于 2013-7-16 13:36:56 | 显示全部楼层 |阅读模式

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各位路過的大俠，求教一下。
我在跑Cadence的 AMS tool作co-sim的時候

我們類比的PLL震出來的clock訊號rising time太長，大概4~5ns左右

結果這個訊號接給數位的時候會變成unknow訊號

想請教一下是不是AMS有哪裡可以把Rising time的時間設長一點。

因為假使我帶RTL也還是有這個問題，所以也不是.lib或SDF導致的。

請教一下有遇過的大俠，最後是怎麼搞定的？？

先謝謝啦～～　感恩

AMS, co-sim, PLL, rising time

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