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楼主: wide_road

[原创] 这句 verilog语句是什么意思

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一潭清水
发表于 2013-7-21 08:45:06 | 显示全部楼层
哦哦，了解了
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xiexiaolong
发表于 2013-7-22 20:57:17 | 显示全部楼层
组合逻辑中多所有的信号都列入敏感列表
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西风醉雨
发表于 2013-7-22 21:44:39 | 显示全部楼层
这个可是VERILOG中很基本的语句呀~~~
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dongdongic
发表于 2013-7-23 12:44:25 | 显示全部楼层
同意二楼楼主
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中科张宇
发表于 2013-7-23 14:38:05 | 显示全部楼层
我经常用，就相当于把该always块组合逻辑敏感列表都包括，防止了自己找遗漏或多余
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xjwedh
发表于 2013-7-24 21:55:12 | 显示全部楼层
就是没有寄存器的组合逻辑
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