这句 verilog语句是什么意思

wide_road · 发表于 2013-7-15 14:57:39

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x

always @ （*）

satans · 发表于 2013-7-15 17:05:40

表示对其后面语句块中所有输入变量的变化都是敏感的。。。

hiloco · 发表于 2013-7-15 23:08:21

回复 2# satans

对呀，以前要找齐所有的敏感信号，现在不用啦

tangkuan660 · 发表于 2013-7-16 09:36:08

实际对应到硬件逻辑上,就是用逻辑电路帮搭出一个电路,不用任何寄存器.

coolinzhong · 发表于 2013-7-16 09:40:43

回复 4# tangkuan660

不用任何寄存器？这是什么意思啊

tangkuan660 · 发表于 2013-7-16 11:23:26

就是说只用LUT实现，不用REG，信号间的赋值没有1CLK的延时，立即有效。

教父 · 发表于 2013-7-19 13:43:37

就是该always 下面所有的信号都列入敏感列表，以前的verilog语法是没有这写法的，后面才出现在该种写法。

fycjiewoo · 发表于 2013-7-20 18:41:24

verilog 2001的语法

jery_cn · 发表于 2013-7-20 23:07:39

省去了敏感列表信号的一一描述，记得也能综合

JorgeQin · 发表于 2013-7-21 00:16:11

回复 1# wide_road

编译器帮助找全组合逻辑块敏感表

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