verilog 一个简单程序 报错，求解

nuptsww

按照时钟 控制abcd四个量的输出，但是map 时出错：
Pack:198 - NCD was not produced.  All logic was removed from the design.
   This is usually due to having no input or output PAD connections in the
   design and no nets or symbols marked as 'SAVE'.  You can either add PADs or
   'SAVE' attributes to the design, or run 'map -u' to disable logic trimming in
   the mapper.  For more information on trimming issues search the Xilinx
   Answers database for "ERRORack:198" and read the Master Answer Record for
   MAP Trimming Issues.
请教
module LCD(a,b,c,d,clk
    );
output a,b,c,d;
input clk;
reg [25:0] count;
reg a,b,c,d;
// 初始化
initial
begin

a=1;b=1;c=1;d=1;

count=0;

end
// 通过系统时钟控制变量count


always @(posedge clk)
begin

count<=count+1;
   end
//通过count 计数，实现abcd四个变量的取反


always @(count [25:21])
begin

a<=~a;b<=~b;c<=~c;d<=~d;

end
endmodule

wxwxw

楼上正解。lz好像没有太多的硬件概念，可综合的代码和可仿真的代码是不一样的，

liyanyu_1987

initial 是不可以综合的语言，在设计中使用复位信号给电路初始值

yadog

楼上各位都指出问题所在了。

使用always对电路进行建模，建议lz遵循一个原则：
时序逻辑用非阻塞赋值方式；组合逻辑使用阻塞赋值方式。

xiaomin85

受教了，谢谢

教父

楼上的代码中是不可综合的， 仅供仿真， 建议加强verilog语言的学习