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[求助] ATPG capture timing 问题

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发表于 2013-7-10 17:54:54 | 显示全部楼层 |阅读模式

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ATPG在capture时,scan enable 会变低。假设我用10M的scan clock,默认情况下scan enable会拉低300ns(3个scan clk 周期),并且在拉低的最后100ns会有clk的上升沿来capture 寄存器输出(前200ns木有时钟)。 现在我怀疑我的设计在scan下有timing问题,所以想把scan enable拉低的时间变长,比如想变成10个scan clk 周期,请问在生成atpg pattern的时候该加入什么约束或者选项?
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