两个剧牛的数字电路——异步时钟切换和倍频

dusy · 发表于 2009-11-15 21:47:22

很早就发过的吧

analogmind · 发表于 2009-11-15 23:46:46

不错，不错

liukun · 发表于 2009-11-16 11:07:08

个噢噢噢噢的！

ydlm42sj · 发表于 2009-11-16 11:41:59

学习了啊！！！！11

rayax · 发表于 2009-11-19 14:48:42

谢谢分享！

louisesunjie · 发表于 2009-11-19 17:09:34

很好很强大借鉴了

azhao · 发表于 2009-11-19 20:27:36

两个电路都不使用哟
第一个电路，用纯异步的时钟采另一个时钟的寄存器输出本来就会出现亚稳态，不可用的，网上有相关的资料拿来看看吧
第二个电路，如果用延迟来做时钟，那就直接用延迟后的信号与原时钟异或就可以了，不用寄存器的，但是占空比不可调，而且可能时钟宽度不够

littlebilly · 发表于 2009-11-19 22:23:30

不错。

arronxhj · 发表于 2009-11-19 23:41:22

不错，学习一下

lennon789 · 发表于 2009-11-22 17:03:18

在ASIC设计中可以这样做，FPGA不太合适这种做法

[原创] 两个剧牛的数字电路——异步时钟切换和倍频