Quartus12.1 调用3个PLL IP核，fitter时报错

jxlannie · 发表于 2013-7-1 20:09:51

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本帖最后由 jxlannie 于 2013-7-1 20:35 编辑

使用Quartus12.1软件，选用cycloneIII器件，在工程中调用3个pll IP核，其中两个IP核的输入来自时钟引脚AB12和AA12，另一个IP核的输入是前两个IP核的c0输出，在综合的时候没有错误，在fitter的时候报出错误：
Error (176399): Following nodes use the same resource DEDICATED_BUF_X35_Y42_N0_I0
Error (176404): Node "global_clk_reset:inst_global_clk_reset|pll_clk_in:inst_pll_clk_in|altpll:altpll_component|pll_clk_in_altpll:auto_generated|wire_pll1_clk[3]" is currently placed at location counter C2 of PLL_4 with a Global Signal type of Auto
Error (176404): Node "pxi_clk_reset:inst_pxi_clk_reset|cfg5338_10m:inst_5338_10m|altpll:altpll_component|cfg5338_10m_altpll:auto_generated|wire_pll1_clk[0]" is currently placed at location counter C0 of PLL_1 with a Global Signal type of Auto
Error (171000): Can't fit design in device
Error: Quartus II 32-bit Fitter was unsuccessful. 4 errors, 3 warnings
Error: Peak virtual memory: 481 megabytes
Error: Processing ended: Mon Jul 01 19:31:07 2013
Error: Elapsed time: 00:00:27
Error: Total CPU time (on all processors): 00:00:27
哪位大神帮忙解答一下！这样的问题应该怎么解决？谢谢了！！

jxlannie · 发表于 2013-7-4 11:09:42

PLL虽然可以是用两个时钟输入做切换用，但是这两个时钟输入不能来自不同的PLL输出

edwardk · 发表于 2018-12-18 17:01:12

学习中。。。。。。。

[求助] Quartus12.1 调用3个PLL IP核，fitter时报错

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