PT之后如何查看setup和hold时间是否满足？

oceanwangchao · 发表于 2013-6-26 16:09:20

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如题，我使用PT做完STA之后，如何查看电路的setup和hold时间是否满足呢？用report_timing命令的话，只得到slack(met)，求指点！

stephen_0921 · 发表于 2013-6-26 16:36:40

加个option,-max_paths 10看看.

oceanwangchao · 发表于 2013-6-26 16:55:48

回复 2# stephen_0921

谢谢高人点拨！我使用report_timing -maxpaths 10以后，结果显示"No constrained paths"，综合时我加的约束只是对输入时钟和信号的输入输出延时的约束，请问如何获知是否要对某条路径进行约束，并且怎么样对这条路径进行约束？

绝歌lilin14 · 发表于 2013-6-26 17:12:15

在PT的时候用 report_deisign, check_timing等命令
可以看看你的设计是否有没有添加约束的端口或路径，它会提示你问题出来哪里，然后你根据问题修改约束。

oceanwangchao · 发表于 2013-6-26 17:27:49

回复 4# 绝歌lilin14

学习了，谢谢你的热心指导！

oceanwangchao · 发表于 2013-6-26 18:01:29

回复 4# 绝歌lilin14

我使用PT之后使用report_design命令，看到
Pin Input Delays:None specified
Pin Output Delays:None specified
但是，我在综合的脚本里使用set_input_delay和set_output_delay对个别端口的输入输出进行约束过了，为什么报告里还说none specified呢？

绝歌lilin14 · 发表于 2013-6-27 09:10:40

为什么只对个别端口添加输入输出延时？你跑DC的时候没有警告吗？我认为约束应该添加得全面些比较好，至于你说:None specified，你要不要再看看你的命令，看看它是不是真的有效。

stephen_0921 · 发表于 2013-6-28 13:47:10

读入sdc的时候，没有warning和error？

VLINP · 发表于 2024-5-24 14:29:07

oceanwangchao 发表于 2013-6-26 18:01
回复 4# 绝歌lilin14

请问这个问题解决了吗，我最近也遇到了类似问题

[求助] PT之后如何查看setup和hold时间是否满足？

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