求助如何做gate level simulation

onion2014 · 发表于 2013-6-19 03:28:21

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请问我在dc里面综合完之后 write -formate verilog - hierarchy -output design_gate.v.....之后还需要什么步骤才能到VCS里面做gate level simulation？我直接把design_gate.v和原来的testbench进行仿真提示找不到reference，打开design_gate.v发现里面全都是工艺库里面的单元，不知道该怎么办。雪地裸体跪求高人指点

onion2014 · 发表于 2013-6-21 05:49:45

回复 1# onion2014

自己搞定了我在synopsys上面下的工艺库里面有一个vlg的压缩包，解压之后发现是verilog仿真模型将这些include到里面和sdf文件一起就可以仿真了

yadog · 发表于 2013-6-21 09:05:12

回复 2# onion2014

赞有始有终的共享精神！

starrymorn · 发表于 2014-10-20 09:21:49

good!

shashabiaoge · 发表于 2014-10-20 09:51:39

good job

iNostory · 发表于 2019-9-29 19:21:39

楼主有始有终真心点个赞

夏尔 · 发表于 2019-11-4 19:53:09

lalalala

lansen0815 · 发表于 2021-8-24 20:06:59

good sharing 3q

durbin · 发表于 2021-8-26 17:09:36

great

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