在实际设计中时序约束参数如何设置？

yucaoxilin · 发表于 2013-6-13 21:11:32

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从altera的TimeQuest开始了解到时序约束，先后也看了TimeQuest cookbook及user guide，也看了相关时序方面的书：Static Timing Analysis for Nanometer Designs、Constraining Designs for Synthesis and Timing Analysis……所以了解了时序约束相关的基本概念…… 但是还是很疑惑，每次设计也就约束下时钟频率什么的……跪求大神给点指导，像那些delay等参数，都是怎么计算出来的？要对所有寄存器电路什么的进行时序分析么？至今一头雾水……

Timme · 发表于 2013-6-13 21:21:26

input delay是已知条件，取决于片外输入信号的特性。output delay是对综合结果的要求，就是你希望输出数据比时钟延时多少。

yucaoxilin · 发表于 2013-6-14 08:04:40

回复 2# Timme

5555，现在对这个都没概念……都不知道已知参数及自己想要的参数是几多……

yadog · 发表于 2013-6-14 10:00:11

回复 3# yucaoxilin

可以baidu两篇相关文档先看看，看能否帮助认知

1“TimeQuest就一定要搞定”
2“瞎搞TimeQuest的无责任笔记”

yucaoxilin · 发表于 2013-6-14 10:05:53

本帖最后由 yucaoxilin 于 2013-6-14 10:13 编辑

回复 4# yadog

谢谢回答～TimeQuest就一定要搞定看过，另外一个没看过……还是觉得TimeQuest User Guide (By: Ryan Scoville)写的稍好一点儿……也看过几本关于时序约束的英文书，了解相关时序分析及约束的几本理论……But I have difficulties in deciding the values to be used.