求问sigma delta ADC的频谱分析

fengtang2332 · 发表于 2013-6-27 16:00:19

在电路仿真把dc点的直流失调降到-100db以下，我似乎还没干过。有不少因素影响这个方针结果：建立过程，仿真 ...
gaojun927 发表于 2013-6-26 12:21

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仿真精度确实会有影响，tran仿真用conservative得到的dc失调，比用moderate的dc失调要小。

qiaoxiaodao · 发表于 2013-7-26 21:08:01

回复 23# gaojun927

您好，我想请教一下 1、是不是在用verilog-a搭建的理想电路中(开关和电容都用理想器件)，也会产生噪底抬高的现象呢
2、假如我在matlab中理想情况下SNR能达到130db，而电路的KT/C等噪声在-100db左右，那么在电路级仿真中是不是会造成SNR也下降到100db呢。如果是这样的话，在带宽允许的情况下，提高OSR是不是不能很好的提高SNR呢？

qiaoxiaodao · 发表于 2013-7-26 21:11:06

回复 27# fortissimo.g

高频的量化噪声怎么搬回来呢？

gaojun927 · 发表于 2013-7-27 15:56:27

回复 32# qiaoxiaodao

1.不知道你的理想模型有多理想。如果完全理想的，那应该和matlab是一样的，甚至和手工计算也是完全一样的。2.除非用tran noise 仿真，否则普通的tran是仿不出器件噪声的，只能仿真出量化噪声。提高OSR可以提高SNR，这是DS ADC的基本工作原理之一。

qiaoxiaodao · 发表于 2013-7-27 16:26:13

回复 34# gaojun927

谢谢您的回复，我现在搭建的电路都是用analoglib里的器件：VCVS搭建的运放和比较器，电容，开关也为理想器件。应该算完全理想的吧，也就是说我用tran仿真出来的结果应该和matlab的结果是一致的。可是我发现不论如何调整系数，信噪比都比matlab的结果差20db，现在毫无头绪。请您指点