PT和ICC结果不一致

justsfy2013

最近在做PT, 发现PT的结果和ICC的不一致.在ICC下没有任何violation,但是在PT下却显示既有setup violations又有hold violations,且setup violations都是发生在output port上.

我把icc 和pt 的 timing report贴在下面。各位大虾能否帮忙查一下是什么原因导致这种情况发生吗?非常感谢!

ICC的报告：

Startpoint: tgen_inst/g_data_o_reg_2_
              (falling edge-triggered flip-flop clocked by CLKIN)
  Endpoint: dat[8] (output port clocked by CLKIN)
  Scenario: SCN2
  Path Group: CLKIN
  Path Type: max

  Point                                    Incr       Path      Voltage
  ---------------------------------------------------------------------
  clock CLKIN (fall edge)                  9.25       9.25      
  clock network delay (propagated)         3.02      12.27      
  tgen_inst/g_data_o_reg_2_/T (FEMS)       0.00      12.27 f    3.00
  tgen_inst/g_data_o_reg_2_/Q (FEMS)       0.74      13.01 f    3.00
  tgen_inst/g_data_o[2] (tgen)             0.00      13.01 f    3.00
  icc_clock197/Y (LU2S)                    0.29 &    13.30 r    3.00
  icc_clock198/YC (K02S)                   0.09 &    13.39 f    3.00
  icc_clock203/Y (V01S)                    0.60 &    13.98 r    3.00
  icc_clock202/Y (V01Q)                    0.57 &    14.55 f    3.00
  dat[8] (out)                             0.06 &    14.61 f    3.00
  data arrival time                                  14.61      

  clock CLKIN (rise edge)                 18.50      18.50      
  clock network delay (ideal)              2.00      20.50      
  clock reconvergence pessimism            0.00      20.50      
  clock uncertainty                       -0.50      20.00      
  output external delay                   -4.00      16.00      
  data required time                                 16.00      
  ---------------------------------------------------------------------
  data required time                                 16.00      
  data arrival time                                 -14.61      
  ---------------------------------------------------------------------
  slack (MET)                                         1.39      

PT的报告：

Startpoint: tgen_inst/g_data_o_reg_2_
               (falling edge-triggered flip-flop clocked by CLKIN)
  Endpoint: dat[8] (output port clocked by CLKIN)
  Path Group: grp_outputs
  Path Type: max

  Point                                           Incr       Path
  ----------------------------------------------------------------------
  clock CLKIN (fall edge)                         9.25       9.25
  clock network delay (propagated)                4.23      13.48
  tgen_inst/g_data_o_reg_2_/T (FEMS)              0.00      13.48 f
  tgen_inst/g_data_o_reg_2_/Q (FEMS)              0.73 &    14.21 f
  icc_clock197/Y (LU2S)                           0.29 &    14.50 r
  icc_clock198/YC (K02S)                          0.07 &    14.57 f
  icc_clock203/Y (V01S)                           0.54 &    15.12 r
  icc_clock202/Y (V01Q)                           0.18 &    15.29 f
  dat[8] (out)                                    0.01 &    15.31 f
  data arrival time                                         15.31

  clock CLKIN (rise edge)                        18.50      18.50
  clock network delay (propagated)                0.00      18.50
  clock reconvergence pessimism                   0.00      18.50
  clock uncertainty                              -0.50      18.00
  output external delay                          -4.00      14.00
  data required time                                        14.00
  ----------------------------------------------------------------------
  data required time                                        14.00
  data arrival time                                             -15.31
  ----------------------------------------------------------------------
  slack (VIOLATED)                                          -1.31

陈涛

你要是去掉这个的话，ICC一样有violation
clock network delay (ideal)              2.00

justsfy2013

回复 2# 陈涛


    请教一下陈版主，ICC的clock network delay(ideal) 是怎么加进去的？是ICC默认的吗？为什么PT没有呢？

xjg@hmes

ICC中cts完要 set_propagated_clocks [all_clocks]
另外，你有set_clock_latency的设定吧？让工具自己计算latency

damonzhao

回复 3# justsfy2013

估计你的sdc里有把时钟设置为ideal

justsfy2013

查了一下sdc，里面没有set_ideal_clock.
ICC的脚本里在place_opt这一步有set_ideal_clock，但是在clock_opt_cts之后，clock_opt_psyn之前已经去掉了这一选项。
ICC报timing的时候reg to reg的path,clock_network_delay 是propagated属性，只是output port显示的是ideal.

混乱三千年

clock CLKIN 在sdc里是ideal的可能

X6J6P6

回复 1# justsfy2013
你的ICC脚本中可能有 update_clock_latency 命令？

X6J6P6

如果有update_clock_latency的话，去掉这个命令，
然后，设置 set_clock_latency 0 CLKIN，试试。

justsfy2013

脚本里面的clock_opt里面倒是有updata_clock_latency这个选项，但是这个选项没有开。