PT和ICC结果不一致

justsfy2013

是不是该打开这个选项呢？这样ICC就不会用默认值，而是用算出来的insertion delay.

X6J6P6

回复 11# justsfy2013
即使打开这个选项，ICC计算的insertion_delay 也不准。另外，我还不知道PT有没有一个类似功能的命令。
因此，我觉得可以将CLKN的latency设置外0，然后，就一致啦。
如果PT里面与update_clock_latency类似功能的命令，那就好了。

znxxznx

应该是你CTS后有set_clock_latency命令或
CTS前有set_ideal_network *clock* 命令，

justsfy2013

CTS之后没有set_clock_latency的命令。
CTS前，在place_opt的时候有set_ideal_network命令，可是在clock_opt_psyn之前已经remove掉了。

justsfy2013

I check the value of clock network delay between PT and ICC（update_clock_latency on)

                                        PT                            ICC                          

input port                 propagated : 0               ideal : 2.3                    

reg to reg                 propagated: 4.06           propagated: 4.65        

output port                 propagated: 0              ideal: 1.91

znxxznx

回复 14# justsfy2013


    是不是你design中有virtual_clock，

dennisi123

楼主你的问题解决了木有？我也遇到了和你相似的问题。。。

justsfy2013

从两个工具的比较来看：
reg_to_reg的timing相差不大，并且ICC的clock network delay是propagated，我认为ICC的clock tree设置应该没有太大问题。
差别在于IO的latency上，ICC如果打开update_clock_latency选项，就会自动算clock network delay,否则就是SDC的默认值。但是PT的clock network delay默认值是0（我不知道有没有办法改）。所以导致两者的差别大，PT的violation主要在output port上。
这是我个人的意见，不知道对不对。

justsfy2013

sdc里面关于clock的命令有这几个：
  Create_clock
   Set_clock_latency 2
   Set_clock_uncertainty -setup 0.5
   Set_clock_uncertainty -hold 0.3
   Set_clock_transition -rise  3
   Set_clock_transition -fall  3
   Set_clock_gating_check

ic小顽童

从两个工具的比较来看：
reg_to_reg的timing相差不大，并且ICC的clock network delay是propagated，我认为 ...
justsfy2013 发表于 2013-6-9 08:58

                               
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我个人觉得是正确的。

LZ贴出来的是block level的 reg2out path timing report，由于“out”上根本没有clock sink，因此tool只好预测出一个insertion delay，用“ideal”标注估计是让designer更好的理解一下。

我觉得，不要过于纠缠block level的reg2out path，要放到top level去看timing在top level，这些reg2out的path基本上就不存在了，都变成reg2reg path了

见仁见智