PLL 锁定问题

semico_ljj · 发表于 2013-6-8 10:12:32

分频比是2442，有个积累延时，太大以后，PFD就会有偏差，引入的jitter很大，导致不可用

aijieya · 发表于 2013-6-8 10:23:13

回复 11# semico_ljj

请问下，这个延时应该怎么仿？

fuyibin · 发表于 2013-6-8 13:27:17

回复 mcgrady
首先谢谢你们的回复！整个的PLL的架构如下图：参考频率是1M的，PFD用的是无死区的;电荷泵是 ...
aijieya 发表于 2013-6-7 17:10

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你是闹着玩么？R1=2.9353M, C1=2.3722p, C2=0.10651P, R3=2.5943M, C3=87.141f
这参数......，真让人无语...

aijieya · 发表于 2013-6-9 09:48:03

回复 13# fuyibin
这几个参数是根据Keliu Shu 的 <CMOS PLL Synthesizers Analysis and Design> 这本书用Matlab 计算出来的，如果有什么不对的地方恳请指正，您是怎么确定LPF的各个参数的方便指导下吗？
谢谢！！！

shadow_cuk · 发表于 2013-6-9 09:53:07

R1,R3这么大片内放得下么 C3又这么小,跟寄生电容的量相当...

aijieya · 发表于 2013-6-9 10:15:42

回复 15# shadow_cuk

R1 R3 这个片内能放得下，您说的C3确实有这个问题，您在做的时候是怎么确定各个电阻、电容参数的呢？

远上寒杉 · 发表于 2013-6-9 10:32:14

分频比是2442，有个积累延时，太大以后，PFD就会有偏差，引入的jitter很大，导致不可用
semico_ljj 发表于 2013-6-8 10:12

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请问这个“积累延时”是怎样作用的？有相关paper可以参考吗？

fuyibin · 发表于 2013-6-9 15:01:39

回复 fuyibin
这几个参数是根据Keliu Shu 的这本书用Matlab 计算出来的，如果有什么不对的地方恳 ...
aijieya 发表于 2013-6-9 09:48

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光从参数来说，这个PLL系统bandwidth 大概80KHz，phasemargin 52deg的样子，是个稳定系统
但是实际做成电路，这个东西确不行
Icp=20uA，R1=3Mohm，Icp*R1=delta V=60V
最简单的想一想，在PLL没有lock时候，charge pump 电流会在Vctrl上形成一个几十V的跳动
你的电源电压也就1.8V，无法handle这个几十V的跳动
PLL 不能lock也是正常的咯

aijieya · 发表于 2013-6-9 16:22:36

回复 18# fuyibin

那么如果为了得到80k的带宽，LPF应该怎么计算？求指导，谢谢

fuyibin · 发表于 2013-6-9 16:49:40

回复 fuyibin

那么如果为了得到80k的带宽，LPF应该怎么计算？求指导，谢谢
aijieya 发表于 2013-6-9 16:22

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LPF无能为力，PLL的参数和Icp，Kvco，N， LPF都有关系
怎么可能只动LPF就能meet requirement呢？
说实话，你这个design的最大问题就在于N 和 Kvco，不要照着书去搞，书上很多都是早扯淡
我是没见过2000多的分频比，中心频率2.4G Kvco 23MHz/V的VCO，不切实际啊
这个1MHz一个band的应用是2.4G的bluetooth，你是为了做整数分频，分频系数2440
实际大家都要做小数分频

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