PLL 锁定问题

aijieya

回复 20# fuyibin
      感谢各位大神的耐心解答，在你们的启发下我重新设定了环路带宽，从80k降为10k，重新仿真了下，应该是锁住了，建立时间大概是150us左右。但是实际输出频率比想要的输出频率低了4M左右（想要输出2442M 实际仿真输出的是2438M）；VCO经分频后输出信号的相位一直超前参考频率（参考频率1M）10ns左右。再请问上述这些问题是合理的误差还是电路本身就不对？

kook309

如果真的锁住了，应该频率精确相等，怀疑你测量出来的频率不是最终完全锁定后的频率值或者是测量误差。

aijieya

回复 22# kook309
谢谢您的回复：     后来我将计算输出频率的时间段延长了些，发现这样计算出来的频率值更加接近想要的输出频率了。另外，如果锁住了的话，分频后的时钟的上升沿是不是与参考频率的上升沿完全对齐呢？

ygchen2

实际中可能看不到分频后的时钟的上升沿与参考频率的上升沿完全对齐的情况。其实phase锁定并不见得是phase相同，相位差一定，就可以认为是锁定。

hszgl

fuyibin ygchen2
二位应该都是资深人士了。

aijieya

回复 24# ygchen2
晓得了，学习了，感谢万分

maggieya11

学习了，感谢万分

jmwang

你可以去下一个PLL sim 去仿真一下。

薛定谔的太极拳

电阻，电容的参数值太不协调了，很多资料提供一些比较普遍的算法，由相位裕度和环路方程推导出滤波器的参数，对于分频器，这个分频比带来的动态功耗非常大，而且多配合小数分频，个人愚见。。。哈哈

aijieya

回复 29# 薛定谔的太极拳

谢谢，请问您那儿有没有推导滤波器参数的相关资料，能不能分享下？