clock_latency的疑惑

dennisi123

小弟最近用ICC做完CTS后，用report_clock_timing -type latency命令查看了一下latency，截图如下，我的时钟周期是64ns：
,图片可能有点小了，内容就是：source latency =0  network latency=51.49。我的sdc中定义了输入延时：set_input_delay=50。求大神解释下：什么是soure latency 和network latency？输入延时难道是加到network latency上去了吗？求指导！

陈涛

哪位给这位小弟科普一下？

dennisi123

回复 2# 陈涛


   版主，我看过你之前的帖子，里面有讲这个的，但是source latency 和 network latency哪个包含了输入延时（input delay）呢？时钟树用图形界面检查了也没有什么问题啊，latency一般都在1.3左右，skew=0.2左右。

dennisi123

哪位给这位小弟科普一下？
陈涛 发表于 2013-5-30 23:32

                               
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   求科普

dennisi123

今天又查了点资料，synopsis 的timing guide里有关于latency 的详细说明，先摘抄如下：
       Latency is the amount of time it takes for the clock signal to be propagated from the original clock source to the sequential elements in the design, consisting of two components, source latency and network latency.               Source latency, also known as insertion delay, is the time it takes for a clock to be propagated from its ideal waveform origin point to the clock definition point in the design.
       Network latency is the time it takes for a clock to be propagated from the clock definition point in the design to a register clock pin.如下图所示：

dennisi123

我现在还是有点不太明白，为什么我设置的input delay会加到network latency上去？

dennisi123

看过好多资料。好像发现了点什么东西：

dennisi123

回复 2# 陈涛


   版主，是不是因为我设置inputdelay的时候把所有input都加了，包括了clk，所以tool会默认为我给clock加了一个latency,而这个latency默认情况下是加到networklatency 上的？ 我这样理解对不对？

dennisi123

一个人说了这么多，每个人理a

陈涛

先用report_timing -path_type full_clock_expanded 看看实际的CTS 的latency
如果你怀疑set_input_delay到clock port上了，就把它设为0，再试试呗