clock_latency的疑惑

dennisi123

改input_delay对report_timing -path_type full_clock_expanded  的结果好像没有什么影响。不过将input_delay设置为0后，clock latency 就变成真实的latency 了。若用set_input_delay 2 -clock CLK [remove_from_collection [all_inputs] [get_port CLK]] 这个命令，不会讲input delay加到network latency上去。但是用set_input_delay 2 -clock CLK [all_inputs]后，会将networ latency的值在真实的latency的基础上加2ns

dennisi123

回复 10# 陈涛


   改input_delay对report_timing -path_type full_clock_expanded  的结果好像没有什么影响。不过将input_delay设置为0后，clock latency 就变成真实的latency 了。若用set_input_delay 2 -clock CLK [remove_from_collection [all_inputs] [get_port CLK]] 这个命令，不会讲input delay加到network latency上去。但是用set_input_delay 2 -clock CLK [all_inputs]后，会将networ latency的值在真实的latency的基础上加2ns

J7889

delay是data上的吧，latency是clock上的吧

ICSYS

很有可能，看来clock-latency加是有范围的

KingBorn

回复 1# dennisi123


    source latency表示时钟从实际的时钟输入端（晶振输出）到模块的时钟port端的延时，network latency表示定义时钟的port端到sink的CP端的延时。没记错的话应该是这样的

dennisi123

回复 15# KingBorn


   嗯 学习了，谢谢！

koren

hao,多谢楼主分享，学习了

hygfreedom

The set_input_delay command sets input path delays on input ports relative to a clock edge.

johnli330

学习了

TacuLee

谢谢，学习了