该结构是否会引起Latch-up？

chudong · 发表于 2013-8-21 11:54:36

个人认为应该不会产生Latch_up,我总觉得,发生Latch-up的结构必然需要外界触发条件会触发内部电路的正反馈机制,并保持,看楼主的电路结构,并未发现有正反馈机制,只是在Vpad>Vdd的时候会有漏电的情况发生,应该不属于Latch-up
同时,Layout中的距离应该也比较大,Wafer上寄生的PNP的beta比较小,呵呵

xuriver2012 · 发表于 2013-9-22 16:23:03

常用电路的guardring都是这么画的，没有问题。

semico_ljj · 发表于 2013-11-10 21:38:09

nicer

gnoc · 发表于 2014-3-10 12:11:52

mark一下~

mikeppq · 发表于 2014-4-24 09:43:26

有环有距离，放心好了

农民赵 · 发表于 2023-7-22 17:03:39

729050850 发表于 2013-5-28 18:56
ESD管钳位最高到VDD+0.7, Psub它再高也不可能高于VDD pnpn中的第四个n指的是nmos的源极而不是N Guard ...

PNPN是根据具体的版图具体的分析吧，在这个里面相当于楼主插入了一个NWELL破坏了可能发生LU的PNPN结构，把最后一个N换成了NWELL。
但我觉得和内部电路还是有可能发生LU的，NWELL隔离不是衬底的隔离。第一个PNP的电流还是会从下面过去的。

zygcd · 发表于 2023-11-12 18:09:57

不会，ir不够

Lolia1217 · 发表于 2023-11-14 11:15:23

PNP得导通导致sub得漏电这个问题怎么解决呢？

画版图的小W · 发表于 2024-7-8 11:23:44

mark一下

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