verilog可以这么写？

2ki · 发表于 2013-6-2 17:36:37

可以的

guofu2010 · 发表于 2013-6-4 13:55:55

Verilog语法手册里讲到了，可以的。我们公司写的代码经常这么做

qiy_77 · 发表于 2013-6-5 17:39:34

我也是第一次看到verilog的这种写法。受教了~~

wdzic_fbb · 发表于 2013-6-7 12:10:42

可以的，最近还写了个这种语法前仿综合都没问题

wdzic_fbb · 发表于 2013-6-7 12:19:08

可以的，最近还写了个这种语法前仿综合都没问题

fanny_haiyun · 发表于 2013-6-8 09:02:14

第一次见这种写法，受教！

huster · 发表于 2013-6-9 11:55:42

可以，不过我还是不习惯这么写

servingapples · 发表于 2013-6-10 16:47:03

高深啊，竟然还可以这么写

hiloco · 发表于 2013-6-11 11:06:41

呵呵，开眼界了

domybest · 发表于 2013-6-11 21:57:43

很负责任的告诉你，这样写木有任何问题。ARM 就有这种写法

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