verilog可以这么写？

39123811 · 发表于 2013-5-24 18:00:17

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本帖最后由 39123811 于 2013-5-25 06:35 编辑

最近在看fifo的相关论文的时候，牛人Clifford E. Cummings（不知道自己google）写了篇相关的fifo论文，写的非常好，但是看到code源代码我有点凌乱了，这是个小白问题。

我们都知道对于wire 输出信号，只能用assign赋值。

比如说，

Wire c;
assign c = a & b;

怎么论文里直接

wire c = a & b;

这是verilog 2001 enhancement还是我火星了？
论文参考可以看我给的传送门，http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO2.pdf
该程序出处是Page 9,。

mipsgreen · 发表于 2013-5-24 20:21:58

wire c = a&b;
这没有问题！

就像C语言：
int a;
a = 0;
也可以：
int a = 0;

语法支持、编译器支持就行了，没那么严重！

like_lk · 发表于 2013-5-25 10:17:53

可以的

39123811 · 发表于 2013-5-26 11:59:14

谢谢了，楼上的两位兄弟！

39123811 · 发表于 2013-5-26 11:59:47

谢谢了，楼上的两位兄弟

coolinzhong · 发表于 2013-5-26 14:38:23

可以的

wenjohnny · 发表于 2013-5-27 14:17:13

可以是可以,我个人还是建议先声明一下,分开写比较清楚,一家之言,呵呵.

UNice · 发表于 2013-5-28 09:28:09

这样也可以啊，学习了

richyhuang · 发表于 2013-5-28 14:03:35

学习了,真方便

熊石 · 发表于 2013-5-29 21:33:58

可以的啊，这好像叫隐似连续幅值

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