关于fifo深度问题

sunshinesun · 发表于 2008-3-14 22:59:42

最近经常跟fifo打交道，不过还一直没有深入探究过层数的设计问题
看了大家的讨论受益匪浅啊

nathanielkang · 发表于 2008-4-3 11:53:19

没做过这么复杂的

yunqi415 · 发表于 2008-6-29 20:54:25

关于异步FIFO，一方面是数据写入端的位宽wr_bit、深度wr_dp和时钟频率clk_wr，另一方面是输出位宽rd_bit、rd_dp和clk_rd,只要clk_rd小于clk_wr，过一定时间后FIFO肯定会满的。所以，还要确定一次所要得到数据的时间限度t0。只要FIFO满足在t0内不溢出就行了！

这是我的理解，请高手批评指正。