警告：clk_div without an associated clock assignment 怎么解决？

zhpg009

如题，Warning (332060): Node: sys_clk:uut_sys_clk|clk_div was determined to be a clock but was found without an associated clock assignment.
  
代码：
module sys_clk
(
        clk, rst_n,
        clk_25MHz, sys_rst_n        
);

        input  clk, rst_n;
        output clk_25MHz, sys_rst_n;        
        
        reg clk_div;
        
        always @ ( posedge clk or negedge rst_n )
                begin
                        if( !rst_n )
                                clk_div <= 0;
                        else
                                clk_div <= ~clk_div;
                end

        assign clk_25MHz = clk_div;
        assign sys_rst_n = rst_n;
               
        /****************************************/

tangate

我编译了一下，为什么我这边没有出现呢，我用是的是quartus 9.0的，不过我没有做引脚分配，是不是你引脚分配有问题呢？

zhpg009

回复 2# tangate


    引脚分配应该没问题

加油99

到TimeQuest里Create Clock...试一试。

加油99

抱歉！受2楼的影响，我误以为你使用的是Quartus。看头像才知可能是Xilinx软件。
但是道理是一样的。我猜，你一定是直接或间接把分频的信号clk_div作为时钟使用了。

signallv

creat_generate_clock -source a -waveform {} -divide_by 2 [get_pins divided_clk]
可以再图形化里面creat分频后的clock。命令只是个参考，xlix里面可能不是这个命令，图形化加的话就可以了。

fairybird

create_clock -name adcclk -period 40.000 -waveform { 0.000 20.000 } [get_ports {xxx:inst1|adcclk}]

这样搞好像不行

taowu

create_clock -name "clk" -period 8.000ns [get_ports {clk}]
在上面这一行中，如果缺少[get_ports clk]这个选项，就会报“without an associated clock assignment.”的错误。时间约束要加在两个端点之间，如果只指定一个端点，就会报上述错误。